本设计CPLD采用Altera公司的EPM570T144C5，此芯片属于Altera公司的MAX II，MAX II相对MAX I成本更加低，功耗更加小，而器件的宏单元数更加多，且器件延时控制在6nS以内，具有很高的性价比。EPM570T144C5有570个宏单元数，芯片的引脚数目为144个，其中可用的I/O口有116个，因此此芯片的资源已经足够用。CPLD主要负责与绝对式编码器的高速串行通信，并受控于DSP的命令把接收到编码器数据和其他信息并行的转送给DSP。
CPLD及其外围电路模块主要由CPLD、CPLD编程下载接口电路(JTAG接口)、DSP接口电路、有源晶振、电平转换电路和ADM485及其外围电路(负责与编码器通信的接口电路)组成(图2)。
DSP接口就是由8根数据线根控制线根数据线负责转送编码器数据及其其他信息，3根地址线负责转送DSP命令，在CPLD终端进行译码，CPLD根据译码得出的命令将编码器数据或其他信息通过8根数据线转送DSP，控制线主要是完成CPLD与DSP同步控制。
图中的开关电源将220V交流电网电压转变成+5V，+15V，-15V，开关电源可滤除电网中存在的各种干扰，并且开关电源中的变压器将220VAC与输出的+5V，+15V，-15V隔离开，内部电路还采用了TL431调节开关管的导通脉冲宽度，因此开关电源的抗干扰、安全性、稳定性及稳压程度都比较好。
20M有源晶振主要是为CPLD提供基准时钟，在时钟信号的驱动下，供CPLD产生2.5Mb/s的波特率与编码器进行通信，和产生10MHz时钟供一些逻辑控制信号使用，此晶振提供20MHz的时钟频率，需要电源提供3.3V的直流电压。
硬件主要由电源、CPLD及其外围电路和绝对式编码器接口电路三个模块组成。TPS7333是DC/DC芯片，使CPLD不受输入电压过高导致其烧坏。它将+5V的直流电压转变成+3.3V稳定直流电压供给CPLD使用，TPS7333转换效率、可靠性和稳压性都比较好，
它在输入电压为+3.77V~+10V的电压范围内都能转换出+3.3V，
JTAG接口主要用于下载可执行文件到CPLD，在PC机安装Altera公司的开发环境—QUARTUS II，并在此开发环境中将编写好的VHDL程序进行编译，保证编译不出错并且保证功能已实现后，连接好下载电缆到JTAG接口，通过QUARTUS II提供的编程下载工具，对CPLD电路板进行下载。
目前国内数控机床中的伺服电机一般都是配套增量式编码器，而增量式编码器的精度并不太高且输出的是并行信号，欲提高其精度就必然要增大编码器的设计难度和增多并行信号的输出，这样就不利于伺服单元与编码器的长距离，除了其精度比增量式编码器高几倍以外，其信号的输入输出都采用高速串行通信，节省了通信线路便于长距离的通信。在编码器的另一端，采用与绝对式编码器进行高速串行通信，CPLD再把收到的编码器信息转变为并行数据转送给伺服单元中的DSP进行运算控制。本文将给出CPLD与绝对式编码器高速串行通信的软硬件设计方案。
